課程目標：通過本期培訓不但能夠使學員掌握Verilog HDL語言以及FPGA/CPLD軟硬件開發設計的方法與流程，而且能夠利用FPGA/CPLD做小 項目的開發設計。
入學要求：理工科類大專以上學歷;喜歡并有志投身于IT事業;具備一定硬件知識;
實驗器材：XC3S 400 開發板
質量保證：
◆ 雄厚的師資力量、經典完善的課程體系、提供豐富的課程錄象及完善的教學管理確保教學質量;
◆ 培訓結束后免費提供一年的技術支持，充分保證培訓后出效果；
◆ 本期如有未學懂的內容下期可免費再學；
◆ 入學即簽推薦就業協議；
- ◆ 培訓費用：（含教材費）
- 學生: 900.00元(憑有效證件）其他:1500.00元
- ◆ 上課地點：（中嵌教育本部）成都市科華北路47號（川大科技大廈）
- ◆ 外地學員：可協助安排食宿（須提前預定）
具體課程安排
第一篇 FPGA/CPLD軟硬件開發設計概述（2學時）
1，FPGA/CPLD的特點、基本原理
2，FPGA/CPLD開發設計步驟
3，實時信號處理系統的技術難點及解決辦法
4，如何設計復雜的數字邏輯系統
第二篇 Verilog HDL設計（6學時）
1，Verilog HDL設計方法概述
2，簡單的Verilog HDL模塊
3，數據類型、常量、變量、運算符及其表達式
4，阻塞賦值和非阻塞賦值
5，條件語句、循環語句以及結構說明語句
6，系統函數、任務以及編譯預處理
7，實驗與輔導1：時鐘發生器
8，實驗與輔導2：16位乘法器芯片設計
第三篇 FPGA/CPLD軟硬件開發設計及實驗與輔導（12學時）
1，ISE系統簡介
2，ISE的工程管理器與設計輸入工具
3，ISE中集成的綜合工具
4，實驗與輔導3：自動控制分頻器
5，Modelsim仿真工具的安裝與使用
6，實驗與輔導4：實時信號檢測器
7，IP核生成工具以及設計結構向導的使用
8，實驗與輔導5：利用IP核生成工具實現波形發生器
9，實驗與輔導6：利用設計結構向導實現小數倍分頻器
第四篇 開發電路板設計原理及實驗與輔導（5學時）
1，開發電路板設計原理
2，ISE中的約束、配置工具以及在線邏輯分析儀的使用
3，實驗與輔導7：基于開發電路板的實驗與輔導
第五篇 綜合實驗與輔導：基于開發電路板的全功能電子搶答器（5學時） |
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